摘 要：为提高 SoC 芯片测试板效率及稳定性，考虑芯片测试需求和设计模块化等因素，采用可编程片上系统和上位机配置技术，充分利用 FPGA 开发板上的 HSTC 扩展接口，设计了一款面向多芯片同步测试的批量测试板，有效解决了芯片批量测试中的难题，实现效率与性能的双优。主要阐述了该测试板的上位机控制方法、嵌入式控制系统的功能组成以及片上测试程序的设计流程。
关键词：SoC；批量测试；现场可编程门阵列；上位机
DOI:10.19850/j.cnki.2096-4706.2023.06.023
中图分类号：TP311；TN407 文献标识码：A 文章编号：2096-4706（2023）06-0088-04
Design and Implementation of Chip Batch Testing Board Based on SOPC Technology
YI Fan, MA Jingyi
(Zhengzhou University of Science and Technology, Zhengzhou 450064, China)
Abstract: To improve the efficiency and stability of SoC chip testing board, this paper considers the testing requirement of chip and the modular design and other factors, uses System on Programmable Chip (SOPC) and master computer configuration technology, makes full use of the HSTC expansion interfaces of FPGA development board, designs a batch testing board for multi-chip synchronization testing. It effectively solves the difficult problems in the chip batch testing, and realizes both efficiency and stability. This paper mainly expounds the master computer control method of the testing board, the functional composition of the embedded control system and the design process of the testing program on the chip.
Keywords: SoC; batch testing; FPGA; master computer
参考文献：
[1] 巫新民，任艳频，秦俭，等 . 基于 FPGA 的实验室常用芯片测试仪 [J]. 半导体技术，2010，35（7）：637-639.
[2] 牛爽 . 基于 FPGA 的数字 IC 逻辑功能测试仪研制 [D]. 哈尔滨：黑龙江大学，2020.
[3] 金真平 . 基于 FPGA 的电路板多功能测试仪设计与开发[D]. 南昌：南昌航空大学，2018.
[4] 肖安兵 . 基于 FPGA 的 SoC 测试验证系统设计 [D]. 上海：上海交通大学，2016.
[5] 陈波寅，胡晓琛，张智，等 . 用于 FPGA 的高效可测性设计 [J]. 电子与封装，2022，22（9）：59-63.
[6] MURALI M，UMADEVI S，SAKTHIVEL S M. Verification IP for AMBAAXI Protocol using System Verilog [J]. International Journal of Engineering Research，2017，12（17）：6534-6541.
[7] 李志威，潘中良，叶小敏 . 超大规模集成电路的板级测试研究 [J]. 重庆理工大学学报：自然科学，2019，33（9）：170-175.
作者简介：易凡（1990—），男，汉族，河南信阳人，中级工程师，硕士，研究方向：嵌入式设计与实现；马静怡（1995—），女，汉族，四川巴中人，助教，硕士，研究方向：目标检测。