摘 要：该系统使用 FPGA 芯片完成了高速并行传输系统设计，其由并行数据发送端、并行数据信道、并行数据接收端和数据分析显示装置四部分构成。并行数据发送端实现海明编码和数据格式转变的功能；并行数据信道由 7 根同轴电缆及相应电路组成；接收端进行故障检测、数据同步提取、抽样判决和校验纠错。在传输过程中实时监测数据状态，最后通过 RS232 串口发送给 PC 机用于检测误码率。系统创新地使用了“多采样点判决算法”，降低了传输过程中的误码率。
关键词：现场可编门阵列；并行数据传输；误码率；海明码；串行通信
DOI:10.19850/j.cnki.2096-4706.2023.01.015
中图分类号：TP274+.2 文献标识码：A 文章编号：2096-4706（2023）01-0058-04
Design of a High-Speed Parallel Transmission System Based on FPGA
BI Tao, LIU Di, ZHANG Dawei, GE Baochuan
(School of Basic Science for Aviation, Naval Aviation University, Yantai 264001, China)
Abstract: This system uses FPGA chip to complete the design of high-speed parallel transmission system. The system consists of four parts: parallel data sending end, parallel data channel, parallel data receiving end and data analysis and display device. The parallel data sending end realizes the functions of Hamming coding and data format transformation. The parallel data channel is composed of 7 coaxial cables and corresponding circuits. The receiving end performs fault detection, data synchronous extraction, sampling decision and check and error correction. In the transmission process, the data status is monitored in real time, and finally sent to the PC through RS232 serial port for detecting the bit error rate. The system innovatively uses the “multi sampling point decision algorithm” to reduce the bit error rate in the transmission process.
Keywords: FPGA; parallel data transmission; bit error rate; Hamming code; serial communication
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作者简介：毕涛（1986—），男，汉族，山东烟台人，讲师，硕士研究生，研究方向：控制工程。