摘 要：Verilog HDL 作为描述数字电路的通用语言，在大规模设计中一般采用层次化和结构化的设计方法。为了在获得较优的电路面积结果的同时提高综合后输出网表的可读性，使用 Python 和正则表达式对 Verilog 代码进行层次化展平处理，用模块内的设计代码替换实例化语句。打平层次结构后，设计代码变为没有层次的、不带参数、不带可选择配置的扁平链式结构，提高了代码的可维护性。此实践项目难度适中，有助于学生深入理解 Verilog HDL 的语法结构和 EDA 软件的工作原理，提高了学生的设计实践能力。
关键词：正则表达式；Python；代码扁平化；课程教学
DOI:10.19850/j.cnki.2096-4706.2023.02.043
基金项目：湖南省教学改革省级课题（HNJG-2021-0302）；中南大学教学改革校级课题（2021jy063）
中图分类号：TP39；G434 文献标识码：A 文章编号：2096-4706（2023）02-0171-04
Integrated Circuit Design and EDA Technology Course Professional Ability Training Practice—RTL Design Hierarchical Flattening Processing
YANG Yiwen, ZENG Zixuan, ZHAO Yan, LI Changgeng
(School of Physics and Electronics, Central South University, Changsha 410083, China)
Abstract: As a general language for describing digital circuits, Verilog HDL generally adopts hierarchical and structured design methods in large-scale designs. In order to obtain better circuit area results while improving the readability of the synthesized output netlist, Python and regular expressions are used to hierarchically flatten the Verilog code, replacing instantiated statements with in-module design code. After flattening the hierarchical structure, the design code became a flat chain structure without hierarchy, parameters, optional configuration, which improves the maintainability of the code. The difficulty of this practice project is moderate, which helps students to deep understand the grammatical structure of Verilog HDL and the working principle of EDA software, and improves students' design practice ability.
Keywords: regular expression; Python; code flattening; course teaching
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作者简介：杨怡雯（2001—），女，汉族，陕西西安人，本科在读，研究方向：电子信息。